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高k栅介质对肖特基源漏超薄体SOI MOSFET性能的影响

栾苏珍 刘红侠 贾仁需 蔡乃琼 王 瑾

高k栅介质对肖特基源漏超薄体SOI MOSFET性能的影响

栾苏珍, 刘红侠, 贾仁需, 蔡乃琼, 王 瑾
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出版历程
  • 收稿日期:  2007-11-20
  • 修回日期:  2007-12-03
  • 刊出日期:  2008-07-20

高k栅介质对肖特基源漏超薄体SOI MOSFET性能的影响

  • 1. 西安电子科技大学微电子学院,宽禁带半导体材料与器件教育部重点实验室,西安 710071
    基金项目: 

    国家自然科学基金(批准号:60206006),教育部新世纪优秀人才支持计划(批准号:NCET-05-0851)资助的课题.

摘要: 研究了高k栅介质对肖特基源漏超薄体SOI MOSFET性能的影响.随着栅介质介电常数增大,肖特基源漏(SBSD) SOI MOSFET的开态电流减小,这表明边缘感应势垒降低效应(FIBL)并不是对势垒产生影响的主要机理.源端附近边缘感应势垒屏蔽效应(FIBS)是SBSD SOI MOSFET开态电流减小的主要原因.同时还发现,源漏与栅是否对准,高k栅介质对器件性能的影响也不相同.如果源漏与栅交叠,高k栅介质与硅衬底之间加入过渡层可以有效地抑制FIBS效应.如果源漏偏离栅,采用高k侧墙并结合堆叠栅结构,可以提高驱动电流.分析结果表明,来自栅极的电力线在介电常数不同的材料界面发生两次折射.根据结构参数的不同可以调节电力线的疏密,从而达到改变势垒高度,调节驱动电流的目的.

English Abstract

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